AMD Zen 6 Medusa Point: leak svela CPU mobile a 10 core

Articolo originale: AMD Zen 6 Medusa Point: leak svela CPU mobile a 10 core

Una nuova traccia emersa da database tecnici e benchmark anticipa alcuni elementi concreti della futura generazione di CPU AMD basate su architettura Zen 6. Il riferimento è alla famiglia mobile conosciuta come Medusa Point, destinata a sostituire le attuali APU Strix Point e Hawk Point. I dati, ancora preliminari ma in linea con altre informazioni di filiera, delineano un salto architetturale rilevante, soprattutto nella gestione della cache e nella configurazione dei core.

Il percorso evolutivo delle CPU AMD negli ultimi anni ha visto una progressiva espansione del numero di core e un affinamento della gerarchia di memoria.

Con Zen 5, introdotto tra 2024 e 2025, la configurazione tipica per un Core Complex Die (CCD) includeva 32 MB di cache L3 condivisa tra otto core. Nel segmento mobile, soluzioni come Strix Point offrivano invece una quantità inferiore, pari a 24 MB complessivi. In questo contesto, il dato relativo ai 32 MB di cache L3 per un singolo chip mobile Zen 6 assume un significato preciso: indica un cambiamento nella distribuzione interna delle risorse e nella topologia del processore.

Una configurazione a 10 core fuori dagli schemi tradizionali

Il campione di Medusa Point individuato, identificato come engineering sample, presenta una configurazione a 10 core e 20 thread, un formato atipico rispetto alle generazioni precedenti.

AMD ha storicamente adottato strutture simmetriche basate su multipli di 4 o 8 core per CCD. La presenza di 10 core suggerisce un’architettura ibrida o comunque una suddivisione non uniforme delle unità di calcolo.

Alcune indicazioni collegano il chip a una configurazione descritta come “4C4D”. La sigla lascia intendere la possibile integrazione di core ad alte prestazioni affiancati da core più densi o a basso consumo, concettualmente simili ai dense core già ipotizzati per Zen 6.

In un contesto mobile con TDP intorno ai 28 W, una struttura di questo tipo consente di ottimizzare il rapporto tra prestazioni e consumo energetico, soprattutto nei carichi misti e nelle operazioni in background.

Cache L3 da 32 MB: implicazioni architetturali

Il dato più rilevante riguarda la presenza di cache L3 pari a 32 MB. Nei chip mobili AMD attuali, tale capacità non compare in configurazioni monolitiche con numero di core simile. La scelta indica con buona probabilità un ritorno a una struttura più vicina ai CCD desktop, oppure una revisione del layout della cache condivisa.

Dal punto di vista tecnico, una cache L3 più ampia riduce il numero di accessi alla memoria principale, migliorando la latenza percepita e aumentando l’efficienza nei carichi sensibili alla memoria, come compilazione, gaming e workload AI leggeri. La combinazione con circa 10 MB di cache L2, osservata nello stesso leak, porta il totale a circa 42 MB di cache complessiva, un valore significativo per un processore mobile.

Un elemento interessante riguarda la possibile organizzazione interna: mentre in Zen 5 mobile la cache L3 risultava segmentata tra core standard e core efficienti, Zen 6 potrebbe introdurre una struttura più unificata oppure una gestione più flessibile dell’accesso, riducendo i colli di bottiglia tra gruppi di core eterogenei.

Processo produttivo e design a tile

Le informazioni disponibili indicano che Medusa Point adotterà una configurazione basata su chiplet, con separazione tra compute tile e I/O tile. Le indiscrezioni parlano di utilizzo combinato di nodi produttivi TSMC N2P per la logica CPU e N3P per la parte I/O, una strategia che consente di bilanciare costi e densità transistor.

L’impostazione differisce dalle APU monolitiche tradizionali e introduce vantaggi concreti. Il design modulare facilita l’integrazione di componenti diversi, tra cui controller di memoria aggiornati, acceleratori AI e GPU integrate. Inoltre, la separazione fisica permette di migliorare la resa produttiva.

Per il segmento mobile, AMD prevede varianti con TDP differenziato, tipicamente 28 W e 45 W, con configurazioni adattate alle esigenze di notebook sottili o workstation portatili. Il supporto al cTDP (Configurable Thermal Design Power) permette ai produttori di dispositivi (OEM) di regolare il consumo energetico e la gestione del calore del processore, adattandoli alle caratteristiche fisiche e al sistema di raffreddamento del dispositivo.

Tempistiche e posizionamento sul mercato

La roadmap attuale indica il debutto delle CPU Zen 6 server, note come EPYC Venice, entro il 2026, mentre le varianti consumer e mobile, tra cui Medusa Point, dovrebbero arrivare nel 2027. Questo intervallo consente ad AMD di affinare il processo produttivo e consolidare la nuova architettura prima della distribuzione su larga scala.

Nel contesto competitivo, l’arrivo di Zen 6 coinciderà con le nuove generazioni Intel basate su architetture ibride sempre più complesse. La scelta di introdurre configurazioni a 10 core con possibile differenziazione interna rappresenta un segnale chiaro: AMD intende esplorare soluzioni più flessibili anche nel segmento mobile, superando i limiti delle strutture rigidamente simmetriche.

Le informazioni emerse finora non definiscono ancora il quadro completo, ma delineano una direzione precisa. L’incremento della cache, l’adozione di design modulari e l’introduzione di core eterogenei indicano una fase di transizione importante per le CPU Ryzen di prossima generazione.